微機繼電保護測試儀芯片（piàn）硬件設計包括
1.功能（néng）設計階段。
2.設計描述和行為級驗（yàn）證供能設計完成後，可以依據功能將SOC 劃分為若幹功能模塊，並決定（dìng）實現這些功能將要使用的IP 核。此階段將接影響了SOC 內（nèi）部的架構及各模塊間互（hù）動的訊號，及未來產品的可靠性。決定模塊之後，可以用VHDL 或Verilog 等硬件（jiàn）描述語言實現（xiàn）各（gè）模塊的設計。接著（zhe），利用VHDL 或Verilog 的電路仿真器（qì），對（duì）設計進行功能驗證(functionsimulation，或行為驗證 behavioral simulation)。注意，這種功能仿真沒有考慮電路實際的延遲，但無法獲得**的結果（guǒ）。
3.邏輯（jí）綜合確定設計描述正確後，可以使用（yòng）邏輯綜（zōng）合工具(synthesizer)進行綜合。綜合過程中，需（xū）要選擇適當的邏輯器件庫(logIC cell library)，作為合（hé）成邏輯電路時（shí）的參考依據。硬件語言設計描述文件的編寫（xiě）風格（gé）是決定綜合（hé）工具執行效率的一個重要因素（sù）。事實上，綜合工具支持（chí）的HDL 語法均是（shì）有限的，一些過於（yú）抽象的語法（fǎ）隻適於作為係統評估時（shí）的仿真模型，而不能被綜合工具接受邏輯綜（zōng）合得到門級網表。
4.門級驗證(Gate-Level Netlist Verification)
門級功能驗證是寄存器傳輸級驗證。主要的（de）工作是要（yào）確認經綜合後的電路是否（fǒu）符合功（gōng）能需求，該工作一般利用門電路級驗證工具完（wán）成。注意，此階段仿真需要考慮門（mén）電路的延遲。
5.布局和布線布局指將設計好的功能模塊合理地安排在芯片上，規劃好它們的位置。布線則指完成各模塊（kuài）之間互連的連線。注意，各模塊之間的連（lián）線通常比較長，因此，產生的延遲會嚴重影響SOC的性能（néng），尤其在0.25 微米製程以（yǐ）上，這種現象更（gèng）為顯著。